INTRODUCCION
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INTRODUCCION A LOS PLD’s Departamanto de posgrado ESCOM-IPN Av. Juan de Dios Batiz s/n Unidad Profesional Zacatenco 07738, México, D.F. México D.F. Mayo de 2010. Introducción. La realidad del diseño lógico actual Complejidad creciente Tiempos menores de introducción al mercado

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Presentation Transcript


Introduccion a los pld s departamanto de posgrado escom ipn av juan de dios batiz s

INTRODUCCION A LOS PLD’sDepartamanto de posgradoESCOM-IPNAv. Juan de Dios Batiz s/nUnidad Profesional Zacatenco07738, México, D.F.México D.F. Mayo de 2010


Introducci n

Introducción

  • La realidad del diseño lógico actual

    • Complejidad creciente

    • Tiempos menores de introducción al mercado

    • Disminución costos (lost market oportunity-costo de oportunidad)

  • Las exigencias que plantea son

    • Confiabilidad

    • Accesibilidad para pruebas

  • La meta principal es

    • Contar con una solución de uso universal


Costos

Costos

  • Fijos Globales

    • Aprendizaje de la tecnología

    • Herramientas de diseño

    • De ingeniería del diseño

    • Costos no repetitivos

    • Costos de iteración (repetir el diseño)

  • Variables por unidad

    • Precio del componente

    • Accesibilidad para pruebas

  • Costo fijo + costo unitario * volumen


Beneficios de una soluci n universal

Beneficios de una solución universal

  • Fácil adaptabilidad a cambios de diseño

    • Aumento de la vida comercial útil del producto

    • Posibilidad de la reingeniería y compatibilidad

  • Mayor desempeño

    • Rápido, pequeño, confiable y fácil de armar

    • Dispositivos semi-custom

  • Aprovechamiento de los recursos de ingeniería

    • Menor costo de desarrollo


Qu es un pld

¿ Qué es un PLD ?

Es un circuito integrado que contiene una gran cantidad de elementos lógicos que a través de la programación se interconectan para que realice una función específica.


Qu es un pld1

¿ Qué es un PLD ?

Es un dispositivo cuyas características pueden ser modificadas y almacenadas mediante programación.

El dispositivo programable más simple consiste de una matriz de conexiones de compuertas AND y un arreglo de compuertas OR.

Una matriz de conexiones es una red de conductores distribuidos en filas y columnas con un fusible en cada punto de intersección, mediante el cual se seleccionan cuáles entradas del dispositivo serán conectadas al arreglo AND y cuyas salidas, a su vez, se envían al arreglo OR, para obtener una función lógica en forma de suma de productos.


Notaci n convencional y notaci n pld

Notación convencional y notación PLD


Configuraciones b sicas

PLE

Arreglo

AND

Fijo

Salidas

Entradas

PAL

Arreglo

OR

Programable

Arreglo

AND

Programable

Arreglo

OR

Fijo

Arreglo

AND

Programable

Arreglo

OR

Programable

Salidas

Entradas

PLA

Salidas

Entradas

Configuraciones básicas


Configuraci n ple prom

Configuración PLE/PROM


Configuraci n pal

Configuración PAL


Configuraci n pla

Configuración PLA


Clasificaci n de los pld s

Productos comerciales

SPLD’s

CPLD’s

PLD’s

FPGA’s

Clasificación de los PLD’s


Integraci n en un spld

Soy un SPLD

Integración en un SPLD

Sustituye a 100 C.I. SSI TTL o CMOS

PAL’s ó GAL’s

C.I. Series 74xx y 40xx


Arquitectura pal

Un término producto

para control de tercer estado

Matriz de fusibles de interconexión

Suma de 7

términos producto

Retroalimentación desde una E/S

Líneas específicas de entrada

Arquitectura PAL

  • La Esquema circuital de un PAL

    • Se cuenta a lo largo de TODO EL CHIP con los literales de todas las variables de entrada (la variable y la variable negada)

    • Mediante lógica cableada es posible generar términos producto (AND) de la cantidad de literales que se desee

    • Para generar la función sólo es posible sumar (OR) hasta 7 u 8 términos producto


Pal16l8

PAL16L8

64 AND de 32 entradas

8 OR de 7 entradas

8 Inversores de tercer estado

16 Buffers doble salida

Aproximadamente :

200 C.I. SSI (TTL o CMOS)

serie 74xx o 40xx


Pal16r8

PAL16R8

Un único clock global

Matriz de interconexión global

  • Incorporación de elementos de memoria

    • Ideal para la síntesis de máquinas secuenciales

Entradas dedicadas

Salidas de

los registros

Tri-State

.................................................

Feedback desde

los registros

Una señal global de

control de TriState


Arquitectura gal

  • La macrocelda consta de:

  • Un Flip-Flop

  • Dos multiplexores

Arquitectura GAL

  • Macroceldas lógicas de salida

  • Suma de 8 a 16 términos producto


Limitaciones de los spld

Limitaciones de los SPLD

  • Reducida cantidad de macroceldas.

  • La exigencia de optar entre la retroalimentación desde la macrocelda o desde la entrada forza que ante la necesidad de un flip-flop o de un término lógico intermedio a veces se deba perder una posible terminal de entrada/salida.

  • La distribución de todas la señales por todo el chip consume mucha superficie del silicio y genera retardos capacitivos de importancia.

  • En los primeros PAL, el uso de fusibles afectaba seriamente la confiabilidad del dispositivo.


Integraci n en un cpld

Soy un CPLD

Integración en un CPLD

Sustituye a 50 SPLD’s

PAL’s y GAL’s


Cpld s

De líneas de entrada dedicadas (8 a 20)

Matriz de

macroceldas

4..16 pines

de I/O por

cada LAB

Interconexión del LAB

Bloque de control de E/S

Interconexión global (PIA)

Matriz de

expansores

CPLD’s

  • Agrupamiento de las macroceldas (LABs)

  • Generación de áreas de conexionado global (PIA)

  • Generación de áreas de conexión dentro del LAB

  • Expansores para generar términos producto auxiliares

  • Con un término producto p/control de inversión lógica

  • Con un bloque de E/S por cada macrocelda con dual feedback

  • De 32 a 192 macroceldas en chips de 28 a 100 terminales


Macrocelda y expansores

LAB Arreglo local

Clear Global

Clock Global

Desde terminal E/S

Expansores paralelos

hacia PIA y

Bloque de

control E/S

PRN

D

Q

Matriz

de

selección

ENA

Clock

CLRN

Expansoreslógicos

Desde PIA

Macrocelda y Expansores


Fpga s

FPGA’s

  • Field Programmable Gate Array (Arreglo de compuertas

  • programable en el campo).

  • Es un circuito integrado que

  • contiene celdas lógicas

  • programables (64 a 8,000,000)

  • Las celdas lógicas se interconectan por medio de una matriz de interconexiones

  • programables


Arquitectura del fpga

Bloques de E/S

Bloques Lógicos

Interconexión Programable

Arquitectura del FPGA


Bloque l gico del fpga

Bloque Lógico del FPGA


Introduccion a los pld s departamanto de posgrado escom ipn av juan de dios batiz s

Densidades de FPGA’s

  • Spartan II XC2S15 15, 000*

  • Spartan IIE XC2S150E 150,000*

  • Virtex E XCV50E 72,000*

  • Virtex E XCV3200E 4,047,000*

  • Virtex II XC2V40 40,000*

  • Virtex II XC2V8000 8,000,000*

  • * Compuertas equivalentes (System gates)


Introduccion a los pld s departamanto de posgrado escom ipn av juan de dios batiz s

Densidades de IP Cores

  • Encriptador AES 40,000*

  • Microcontrolador 80530 130,000*

  • Microcontrolador 8051 150,000*

  • Decodificador Viterbi 190,000*

  • Controlador de Ethernet 195,000*

  • Decodificador JPEG color 780, 000*

  • * Compuertas equivalentes (System gates)


Introduccion a los pld s departamanto de posgrado escom ipn av juan de dios batiz s

Costos de FPGA’s

  • Varían dependiendo de la densidad y velocidad

  • Spartan 20,000 compuertas ~ US$1

  • Spartan 100,000 compuertas ~ US$20

  • Virtex 300,000 compuertas ~ US$150

  • Virtex II 8-millones compuertas ~ US$8,000


Introduccion a los pld s departamanto de posgrado escom ipn av juan de dios batiz s

Xilinx vs. Altera

CPLD’s

FPGA’s

Software


Introduccion a los pld s departamanto de posgrado escom ipn av juan de dios batiz s

  • Introducción/Descripción del Diseño

  • Captura Esquemática

  • Descripción basada en Lenguaje

  • Simulación Funcional

  • Verificación de la funcionalidad de la Lógica

  • Temporización estimada (opcional)

  • Simulación Temporizada

  • Se requiere de información de temporización posterior a los procesos de Colocación (Place) y Enrutamiento (Route)

  • Realización/Implementación del Diseño

  • Translación/Síntesis del Diseño

  • Verificación de Reglas de Diseño

  • Partición y Mapeo de Lógica

  • Asignación o Colocación (Place) de la Lógica en los Bloques configurables

  • Enrutamiento (Route)

  • Creación de Archivo de Programación

  • Análisis de Temporización Estático

  • Se requiere de información de temporización posterior al proceso de Colocación (Place) y Enrutamiento (Route)

  • Objetivo: Obtener resultados mejores a los de la simulación temporizada

Sistema Básico de Desarrollo

  • Computadora Personal / Estación de Trabajo

  • Software CAE/CAD – p.ej. WebPack (Gratuito) de Xilinx

  • Depuración del diseño integrado al Sistema (In-System) siendo desarrollado

  • Para dispositivos reprogramables

  • Uso de otros Sistemas de Software & Hardware

Programación-Dispositivo

  • Programador – Opcional

Verificación del Diseño

Sistema básico y Flujo de Diseño con Lógica Programable


Introduccion a los pld s departamanto de posgrado escom ipn av juan de dios batiz s

Métodos

Limitación: Difícil o imposible la manipulación de diseños complejos

  • Captura Esquemática (p.ej. OrCAD)

  • Descripción por Lenguaje

De Bajo Nivel:

PALASM

OPAL

PLPL

De Alto Nivel:

ABEL

CUPL

Verilog

VHDL

¿ Cuál es la primera fase del diseño de un sistema digital utilizando SPLD’s, CPLD’s y FPGA’s ?

Descripción del Diseño


Dise o utilizando l gica programable

Diseño utilizando lógica programable

Conclusiones:

  • El uso de lógica programable no descarta el uso de lógica discreta, sino que la restringe a casos muy simples.

  • Es una herramienta rápida, de alta confiabilidad, y de bajísimo costo por compuerta.

  • La fácil modificación de un diseño permite asegurar el mantenimiento y actualización de un producto.

  • Conocer profundamente las técnicas de diseño lógico es la mejor manera de aprovechar la lógica programable.

  • Se pasa del diseño por compuertas al diseño por sistemas.


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