Méthode de test et conception en vue du test
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Méthode de test et conception en vue du test pour les réseaux sur puce asynchrones : PowerPoint PPT Presentation


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Méthode de test et conception en vue du test pour les réseaux sur puce asynchrones : Application au réseau ANOC. Xuan-Tu Tran Le 12 février 2008. Rapporteur : Rapporteur : Directeur de thèse : Co-encadrant : Co-encadrant : Co-encadrant : Examinateur : Examinateur :.

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Méthode de test et conception en vue du test pour les réseaux sur puce asynchrones :

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Presentation Transcript


M thode de test et conception en vue du test pour les r seaux sur puce asynchrones

Méthode de test et conception en vue du test

pour les réseaux sur puce asynchrones :

Application au réseau ANOC

Xuan-Tu Tran

Le 12 février 2008

Rapporteur :

Rapporteur :

Directeur de thèse :

Co-encadrant :

Co-encadrant :

Co-encadrant :

Examinateur :

Examinateur :

M. Christian Landrault (CNRS, UMII, LIRMM)

M. Habib Mehrez (UPMC, LIP6)

Mme. Chantal Robach (INPG, LCIS)

M. Jean Durupt, (CEA-LETI, MINATEC)

M. Vincent Beroulle (INPG, LCIS)

M. Yvain Thonnart (CEA-LETI, MINATEC)

M. Bruno Rouzeyre (UMII, LIRMM)

M. Mounir Benabdenbi (UPMC, LIP6)

Xuan-Tu Tran : Soutenance de thèse


Introduction g n rale de la th se

Introduction générale de la thèse

CONTEXTE

PROBLÈMES

CONTRIBUTIONS

SoC pour nouvelles applications multimédias, télécoms, etc.

(complexité croissante,

besoins accrus de performance)

Architectures NoC + GALS

(NoC asynchrones)

Comment tester ces SoC

(complexité, les IP sont profondément enfouies dans le système)

Test des NoC (asynchrones)

(Manque d’outils CAO pour le

test des circuits asynchrones)

Proposition d’une architecture CVT pour les NoC asynchrones

(Conception, Implémentation,

Résultats, etc.)

Mise en œuvre de cette architecture au réseau ANOC

(Génération des vecteurs de test, validation, résultats, etc.)

Exploitations

supplémentaires

(Diagnostics, Vérification sur silicium, Test des IP)

Xuan-Tu Tran : Soutenance de thèse


Plan de la pr sentation

Plan de la présentation

  • Contexte et Motivation

    • Des systèmes sur puce (SoC) aux réseaux sur puce (NoC)

    • Test des systèmes sur puce : synchrones et asynchrones

  • Proposition d’une architecture CVT pour les NoC asynchrones

  • Mise en œuvre de l’architecture développée au réseau ANOC

  • Utilisations alternatives de l’architecture CVT

  • Conclusions et perspectives

Xuan-Tu Tran : Soutenance de thèse


Interconnexions dans les syst mes sur puce soc

Interconnexions dans les systèmes sur puce (SoC)

IP

IP

IP

Local bus

Local bus

µP

MEM

I/O

  • Solutions d’interconnexion actuelles et leurs limitations

  • La limitation de débit, la consommation d’énergie, la synchronisation globale, etc.

    goulot d’étranglement dans la conception des SoC.

  • Point à point

  • Bus partagé

  • Bus hiérarchique

Liens

dédiés

Passerelles

Bus

système

Bus

périphérique

Xuan-Tu Tran : Soutenance de thèse


R seau sur puce un nouveau paradigme

Réseau sur Puce : un nouveau paradigme

R

IP

R

Unité de

traitement

IP

IP

Routeur

R

Lien réseau

R

IP

IP

IP

R

IP

R

IP

Différentes horloges

=> GALS

(Globalement Asynchrone, Localement Synchrone)

  • Introduction aux NoC

  • Caractéristiques

    • Performance

    • Découpage communications/ traitements

    • Efficacité de la gestion d’énergie

    • Productivité (extensible, réutilisable)

    • Synchronisation locale

Réseaux sur puce asynchrones

Xuan-Tu Tran : Soutenance de thèse


Logique asynchrone quasi insensible aux d lais

Logique asynchrone quasi insensible aux délais

LogiqueDirecte

LogiqueDirecte

LogiqueDirecte

C

C

C

LogiqueRetour

LogiqueRetour

LogiqueRetour

A

B

Z

0

0

0

0

1

Z-1

1

0

Z-1

1

1

1

  • Synchronisations locales par poignées de main

  • Encodage QDI 1 parmi n

    • les données contiennent la requête

    • Autant de signaux de requêteque de valeurs possibles

  • La porte de Muller implémenteun rendez-vous sur ses entrées

requête

requête

acquittement

acquittement

valeur 2

ProcessusA

valeur 1

ProcessusB

valeur 0

ack

Xuan-Tu Tran : Soutenance de thèse


Anoc un r seau sur puce asynchrone 1 3

ANOC : un réseau sur puce asynchrone (1/3)

  • Caractéristiques du réseau ANOC

    • Commutation de paquets

    • Implémentation en logique asynchrone

      quasi-insensible aux délais (QDI)

    • 2 canaux virtuels

      SAS : Interface synchrone/asynchrone

      NI : Interface réseau

  • Application au circuit FAUST (2005)

    (Flexible Architecture of Unified System for Telecom)

    • Pour les applications télécoms 4G

    • ANOC 20 routeurs (topologie : maillage 2D)

    • 23 unités de traitement (IP)

    • Surface totale : ~ 80mm2 (STM 130nm)

IP

IP

IP

NI

NI

NI

SAS

SAS

SAS

R

R

R

IP

IP

IP

NI

NI

NI

SAS

SAS

SAS

R

R

R

IP

IP

IP

NI

NI

NI

SAS

SAS

SAS

R

R

R

Xuan-Tu Tran : Soutenance de thèse


Anoc un r seau sur puce asynchrone 2 3

ANOC : un réseau sur puce asynchrone (2/3)

  • Mécanismes de communication

  • Format de flits

Message

Paquet(s) (taille variable)

Flit(s) (taille fixée à 34 bits)

BoP

EoP

Payload

Path–to-Target

33

32

31 18

17 0

Flit d’en tête

BoP

EoP

Payload

33

32

31 0

Flit de données ou flit de fin

Xuan-Tu Tran : Soutenance de thèse


Anoc un r seau sur puce asynchrone 3 3

ANOC : un réseau sur puce asynchrone (3/3)

Demux

VC0

HPU

NORD

VC1

Control

RES

EST

OUEST

ANOC

router

Mux

VC0

VC1

SUD

Control

  • Routeur du réseau

    • 5 ports d’entrée,

    • 5 ports de sortie,

    • 2 canaux virtuels

Unité d’entrée

Send0/1

Data

Unité de sortie

Accept0/1

(HPU : Header Parsing Unit)

Xuan-Tu Tran : Soutenance de thèse


Exigences et d fis

Exigences et défis

Qualité de service

(latences, fiabilité)

Programmation

(ordre de données,

flot de contrôle)

Surcoût d’implémentation

(routeur, interface réseau)

Test & Debug

(réseau de communication,

unités de traitement)

Xuan-Tu Tran : Soutenance de thèse


Plan de la pr sentation1

Plan de la présentation

  • Contexte et Motivation

    • Des systèmes sur puce (SoC) aux réseaux sur puce (NoC)

    • Test des systèmes sur puce : synchrones et asynchrones

  • Proposition d’une architecture CVT pour les NoC asynchrones

  • Mise en œuvre de l’architecture développée au réseau ANOC

  • Utilisations alternatives de l’architecture CVT

  • Conclusions et perspectives

Xuan-Tu Tran : Soutenance de thèse


M thode de test g n rale pour les soc

Méthode de test générale pour les SoC

  • Architecture générale

    • Générateur des vecteurs de test (GVT) ; analyseur des réponses (AR)

    • Mécanisme d’accès de test (TAM)

    • Wrapper de test

    • IEEE Std. 1500 (2005)

SRAM

I/O

Interface

IP

CPU

Wrapper

AR

IP

Sous

Test

TAM

GVT

TAM

IP

ROM

UDL

IP

IP

Xuan-Tu Tran : Soutenance de thèse


Test des circuits asynchrones

Test des circuits asynchrones

op

x

x

cp

Test

Point d’observation

Point de contrôle

circuit combinatoire

in

out

0

scan-out

Q

D

scan-in

1

Tst-clk

Test

  • Ad hoc

    • Ajouter des points de contrôle

      et d’observation

  • Utilisation des chaînes de scan

    • Supprimer les fils de rétroactions,

    • Introduire les vecteurs de test, et observer les réponses

    • Deux approches principales

      • Chaînes de scan avec une

        horloge dédiée [Berk02A, Efth05T]

      • Chaînes de scan auto-séquencées

        [Ronc94P, Petl95S, Khoc95A, Garc98S]

un exemple d’utilisation scan-latch

Xuan-Tu Tran : Soutenance de thèse


Test des architectures noc

Test des architectures NoC

  • Test du réseau (routeurs et liens)

    • Faible contrôlabilité et observabilité

      • Surtout pour les routeurs éloignés

        des entrées/sorties primaires

    • Réseau en logiques asynchrones

    • Architecture des routeurs régulière

      • À exploiter

  • Test des unités de traitement et leurs interfaces réseaux

    • Utilisation des techniques classiques: IEEE 1500, chaîne de scan, etc.

    • Réseau peut être utilisé comme un TAM

      • Bande passante élevée

      • Aucun coût supplémentaire pour le TAM

      • Patterns de test doivent être encapsulés en paquets

IP

IP

IP

R

R

R

IP

IP

IP

R

R

R

IP

IP

IP

R

R

R

Xuan-Tu Tran : Soutenance de thèse


Plan de la pr sentation2

Plan de la présentation

  • Contexte et Motivation

  • Proposition d’une architecture CVT pour les NoC asynchrones

    • Méthode de test pour les NoC asynchrones

    • Conception et réalisation

    • Implémentation et résultats

  • Mise en œuvre de l’architecture développée au réseau ANOC

  • Utilisations alternatives de l’architecture CVT

  • Conclusions et perspectives

Xuan-Tu Tran : Soutenance de thèse


M thode de test pour les noc asynchrones

Méthode de test pour les NoC asynchrones

Test structurel

Test de production

Technique habituelle

Nombreux outils disponibles

Coût important de test

CVT coûteuse en surface

Absence d’outils CAO

Back-end difficile

Test fonctionnel

Vérification et/ou

test de production

Demande une connaissance de la fonctionnalité du circuit sous test

Fonctionnalité simple

Structure d’interconnexion

Vecteurs de test facile à générer

Faible contrôlabilité, observabilité

Utilisation classique

pour circuits synchrones

Application aux

NoC asynchrones

[Efth05T,

Ronc94P, Petl95S,Garc98S]

  • Test fonctionnel avec wrappers

Xuan-Tu Tran : Soutenance de thèse


Proposition d une architecture cvt asynchrone

Proposition d’une architecture CVT asynchrone

Test Wrapper (TW)

IP

IP

IP

NI

NI

NI

SAS

SAS

SAS

gac-out

R

R

R

gac-in

cfg-in

IP

IP

IP

NI

NI

NI

cfg-out

SAS

SAS

SAS

R

R

R

GAC unit

IP-TW

WCM

Configuration chain

GAC : Générateur-Analyseur-Contrôleur

WCM : Wrapper Control Module

IP-TW: IP Test Wrapper

SAS : Interface Synchrone/Asynchrone

NI : Interface réseau

R : Routeur

Xuan-Tu Tran : Soutenance de thèse


Plan de la pr sentation3

Plan de la présentation

  • Contexte et Motivation

  • Proposition d’une architecture CVT pour les NoC asynchrones

    • Méthode de test pour les NoC asynchrones

    • Conception et réalisation

    • Implémentation et résultats

  • Mise en œuvre de l’architecture développée au réseau ANOC

  • Utilisations alternatives de l’architecture CVT

  • Conclusions et perspectives

Xuan-Tu Tran : Soutenance de thèse


Architecture du wrapper de test

Architecture du wrapper de test

5 cellules ITC pour les entrées

(ITC : Input Test Cell)

5 cellules OTC pour les sorties

(OTC : Output Test Cell)

Un contrôleur local WCM

(WCM : Wrapper Control Module)

Fonction « bypass »

NORD

ITC-0

OTC-0

RES

OTC-4

Bypass

ITC-4

ITC-1

OTC-3

EST

OTC-1

OUEST

ITC-3

Routeur

ANOC

OTC-2

ITC-2

34

Bypass

WCM

2

cfg-in

Wrapper de test

2

cfg-out

SUD

Xuan-Tu Tran : Soutenance de thèse


Micro architecture de la cellule de test

Micro architecture de la cellule de test

2 multiplexeurs

2 blocs de séparation sans contrôle

La donnée est présentée aux deux sorties

Elle n’est utilisée que par le récepteur qui en a besoin

cell-in

34

MUX

ctrl-mux

0

1

ctrl-mode

LO CAL

B

34

noc-in

S1

S2

1

34

noc-out

A

0

MODE

34

cell-out

(micro-architecture d’une cellule de test)

Xuan-Tu Tran : Soutenance de thèse


Micro architecture de la cellule avec bypass

Micro architecture de la cellule avec « bypass »

cell-in

cell-in

MUX

MUX

0

1

ctrl-mux

0

1

ctrl-mux

ctrl-mode

ctrl-mode

LO CAL

LO CAL

noc-in

noc-in

S1

S2

S1

S2

noc-out

noc-out

bp-in

bp-out

MODE

MODE

cell-out

cell-out

  • Implémentation de la cellule avec la fonction « bypass »

    • Ajout d’un port de sortie pour les cellules d’entrée

    • Ajout d’un port d’entrée pour les cellules de sortie

(cellule de test d’entrée - ITC)

(cellule de test de sortie - OTC)

Xuan-Tu Tran : Soutenance de thèse


Construction de la cha ne de configuration

Construction de la chaîne de configuration

  • Chaîne de configuration

Wrapper 0

Wrapper 1

Wrapper N

WCM

WCM

WCM

2 bits

GAC

unit

GAC

unit

Check ID

Check ID

Check ID

ID ok

ID ok

ID ok

Décodage

TCF

Décodage

TCF

Décodage

TCF

Génération

des signaux

de contrôle

Génération

des signaux

de contrôle

Génération

des signaux

de contrôle

Cellules

de test

Cellules

de test

Cellules

de test

Xuan-Tu Tran : Soutenance de thèse


Micro architecture du module wcm

Micro architecture du module WCM

  • Format d’une configuration de test

ctrl-mode[i] &

ctrl-mux[i]

with i = 0..4

Control Generator

2 bits

2 bits

cfg-in

cfg-out

Frame Shifter

EoF

Detector

ID

Verifier

EoF

ID ok

24

0

EoF

ID [2:0]

OTC-Res

ITC-Res

OTC-Nord

ITC-Nord

M

Xuan-Tu Tran : Soutenance de thèse


Plan de la pr sentation4

Plan de la présentation

  • Contexte et Motivation

  • Proposition d’une architecture CVT pour les NoC asynchrones

    • Méthode de test pour les NoC asynchrones

    • Conception et Réalisation

    • Implémentation et résultats

  • Mise en œuvre de l’architecture développée au réseau ANOC

  • Utilisations alternatives de l’architecture CVT

  • Conclusions et perspectives

Xuan-Tu Tran : Soutenance de thèse


Impl mentation et r sultats 1 2

Implémentation et résultats (1/2)

Technologie 65nm de STM

avec la bibliothèque TAL065nm du laboratoire TIMA

Coût en surface

32,7% d’un routeur testable

3  5% de la surface totale d’un SoC

Bande passante

Débit max : 20M-vecteurs/s

Débit normal : 10M-vecteurs/s

Latence ajoutée

Latence de communication en mode normal augmentée de 0,17ns par cellule

Débit maintenu

Débit de communication en mode normal maintenu à 500Mflits/s

Xuan-Tu Tran : Soutenance de thèse


Impl mentation et r sultats 2 2

Implémentation et résultats (2/2)

  • Intégration dans le circuit ALPIN

    (Asynchronous Low Power Innovative NoC)

    • Objectif: valider différentes

      techniques autour du réseau ANOC

    • Disponible 02/2008

    • La fonctionnalité du routeur

      avec le wrapper a été observée

3440 µm

DC-DC

FHT1

FHT2

TRXOFDM

3480 µm

MEM

80c51

NoCPerf

NoCIF

Xuan-Tu Tran : Soutenance de thèse


Plan de la pr sentation5

Plan de la présentation

  • Contexte et Motivation

  • Proposition d’une architecture CVT pour les NoC asynchrones

  • Mise en œuvre de l’architecture développée au réseau ANOC

    • Génération des vecteurs de test

    • Application des vecteurs de test

    • Résultats du test

  • Utilisations alternatives de l’architecture CVT

  • Conclusions et perspectives

Xuan-Tu Tran : Soutenance de thèse


G n ration des vecteurs de test 1 3

Génération des vecteurs de test (1/3)

valeur 0

valeur 1

1 canal « Send »

acquittement

17 canaux « 1-of-4 »

valeurs

de 0 à 3

un lien du réseau

acquittement

2 canaux « Accept »

requête

acquittement

  • Structure de liens du réseau

Total :

4 vecteurs

Xuan-Tu Tran : Soutenance de thèse


G n ration des vecteurs de test 2 3

Génération des vecteurs de test (2/3)

  • Pour le routeur du réseau

    • La partie « data »

    • Vecteurs de test pour un triplet « entrée/sortie/canal virtuel »

path–to-target

BoP

EoP

Unité de sortie

Unité d’entrée

1

0

contrôles

infos de routage

dir-1

dir-0

Flit d’en-tête

VC0

VC0

HPU

0

0

champ de données

VC1

VC1

Flits de données

Control

Control

0

1

champ de données

Flit de fin du paquet

Total :

200 vecteurs

Xuan-Tu Tran : Soutenance de thèse


G n ration des vecteurs de test 3 3

Génération des vecteurs de test (3/3)

  • Pour le routeur du réseau

    • La partie « contrôle »

    • Vecteurs de test pour un triplet « entrée/sortie/canal virtuel »

Unité de sortie

Unité d’entrée

path–to-target

BoP

EoP

VC0

VC0

HPU

1

1

contrôles

infos de routage

dir-1

dir-0

VC1

VC1

Paquet d’un flit

Control

Control

Total :

120 vecteurs

Xuan-Tu Tran : Soutenance de thèse


Plan de la pr sentation6

Plan de la présentation

  • Contexte et Motivation

  • Proposition d’une architecture CVT pour les NoC asynchrones

  • Mise en œuvre de l’architecture développée au réseau ANOC

    • Génération des vecteurs de test

    • Application des vecteurs de test

    • Résultats du test

  • Utilisations alternatives de l’architecture CVT

  • Conclusions et perspectives

Xuan-Tu Tran : Soutenance de thèse


Application des vecteurs de test 1 2

Application des vecteurs de test (1/2)

NORD

  • Test des routeurs

    • Un exemple :

      Routeur ID =

ITC-0

OTC-0

RES

OTC-4

Chemin de routage

sous test

ITC-4

ITC-1

Entrée

OTC-3

EST

OTC-1

Sortie

OUEST

ITC-3

Routeur

ANOC

002

OTC-2

ITC-2

34

WCM

2

cfg-in

Wrapper N°2

2

SUD

Configuration de test

cfg-out

002

00

00

00

00

01

02

12

01

02

12

Xuan-Tu Tran : Soutenance de thèse


Application des vecteurs de test 2 2

Application des vecteurs de test (2/2)

Test des liens du réseau

2 wrappers sont utilisés

2 configurations de test

2 liens sont testés à la fois

1er

wrapper

Routeur

Entrée

en mode

traversée

Est  Sud

Sortie

liens

sous test

2ième

wrapper

Routeur

en mode

demi-tour

Xuan-Tu Tran : Soutenance de thèse


Algorithme de test pour le r seau entier

Algorithme de test pour le réseau entier

links-under-test

H-next

router

current-router

Testeur

5

4

3

2

1

cfg-in

V-next

router

6

7

8

9

10

chaîne de

config et

de bypass

15

11

16

20

cfg-out

  • Stratégie de test globale

    • Les routeurs déjà testés sont mis en mode bypass

Xuan-Tu Tran : Soutenance de thèse


Plan de la pr sentation7

Plan de la présentation

  • Contexte et Motivation

  • Proposition d’une architecture CVT pour les NoC asynchrones

  • Mise en œuvre de l’architecture développée au réseau ANOC

    • Génération des vecteurs de test

    • Application des vecteurs de test

    • Résultats du test

  • Utilisations alternatives de l’architecture CVT

  • Conclusions et perspectives

Xuan-Tu Tran : Soutenance de thèse


R sultats du test 1 3

Résultats du test (1/3)

  • Temps d’application du test

    • Vitesse de test : 10M-vecteurs/s

    • Pour les tailles considérées, le temps d’application du test est inférieur à 1ms (inférieur au temps d’application du test d’une IP)

Xuan-Tu Tran : Soutenance de thèse


R sultats du test 2 3

Résultats du test (2/3)

A

Z

+

B

  • Couverture de fautes (le test du réseau)

  • Fautes non-détectées

    • Les fautes se localisent avant les entrées d’un très petit nombre de portes de Muller asymétriques

  • Ne considère pas le niveau 0 sur l’entrée B

  • Impossible de vérifier le collage à 1 sur B,

  • la transition sur Z peut arriver trop tôt

Xuan-Tu Tran : Soutenance de thèse


R sultats du test 3 3

Résultats du test (3/3)

  • Couverture de fautes (le test de l’architecture CVT)

  • Fautes non-détectées

    • Les fautes se localisent sur les signaux concernant la vérification de l’identifiant (ID) du wrapper de test et sur les signaux ctrl-mode des cellules de test (avant les entrées des portes de Muller asymétriques)

Xuan-Tu Tran : Soutenance de thèse


Plan de la pr sentation8

Plan de la présentation

  • Contexte et Motivation

  • Proposition d’une architecture CVT pour les NoC asynchrones

  • Mise en œuvre de l’architecture développée au réseau ANOC

  • Utilisations alternatives de l’architecture CVT

    • Diagnostic

    • Vérification du réseau sur silicium

    • Test des unités de traitement

  • Conclusions et perspectives

Xuan-Tu Tran : Soutenance de thèse


Diagnostic

Diagnostic

Input stage 0

Output stage 0

(interconnexions)

Input stage 4

Output stage 4

IN_4

OUT_4

Ctrl

Ctrl

~ 600 portes logiques

~ 100 portes logiques

~ 40 portes logiques

Xuan-Tu Tran : Soutenance de thèse


V rification du r seau sur silicium 1 2

Vérification du réseau sur silicium (1/2)

Nord

Nord

Res

Res

Est

Est

Ouest

Ouest

WCM

WCM

P1 – VC0

P1 – VC0

Sud

Sud

P2 – VC1

P2 – VC0

  • Transmissions concurrentes

Xuan-Tu Tran : Soutenance de thèse


V rification du r seau sur silicium 2 2

Vérification du réseau sur silicium (2/2)

Nord

Nord

Res

Res

Est

Ouest

R1

R2

P2

P1

WCM

WCM

TW1

TW2

Sud

Sud

  • Influence des paquets successifs

Xuan-Tu Tran : Soutenance de thèse


Test des unit s de traitement ip

Test des unités de traitement (IP)

  • Architecture CVT est utilisée comme un TAM

  • Un algorithme de test a été proposé

IP sous test

Interface réseau (NI)

IP

NI

Contrôleur

Wrapper de routeur

en mode bypass

Wrapper de routeur

en mode traversée

IP-TW

SAS

TESTEUR

WCM

WCM

Xuan-Tu Tran : Soutenance de thèse


Plan de la pr sentation9

Plan de la présentation

  • Contexte et Motivation

  • Proposition d’une architecture CVT pour les NoC asynchrones

  • Mise en œuvre de l’architecture développée au réseau ANOC

  • Utilisations alternatives de l’architecture CVT

  • Conclusions et perspectives

Xuan-Tu Tran : Soutenance de thèse


Conclusions

Conclusions

  • Une méthode de test pour les réseaux sur puce asynchrones

    • Modélisation, validation de la méthode

    • Publications : IEEE-DDECS 2006, IEEE-ETS 2006

  • Réalisation et implémentation d’une architecture CVT

    • Réalisation, implémentation, optimisation, et intégration au circuit ALPIN, évaluation des résultats de cette implémentation (coût en surface, latence ajoutée, bande passante, etc.)

    • Publications : IEEE-ETS 2007, ACM/IEEE-NOCS 2007

  • Application la méthode proposée au réseau ANOC

    • ATPG, Algorithme de test, évaluation des résultats du test (couverture de fautes, temps d’application du test, etc.)

    • Publications : ACM/IEEE-NOCS 2008

  • Exploitation de l’architecture CVT développée pour plusieurs utilisations alternatives

Xuan-Tu Tran : Soutenance de thèse


Perspectives

Perspectives

  • Valider l’implémentation physique de l’architecture CVT sur le circuit ALPIN

  • Optimiser le temps d’application du test pour les IP en considérant comme contrainte le coût de la surface additionnelle de l’architecture

    • Configurer parallèlement les wrappers de test

    • Ajouter des bypass reconfigurables

  • Implémenter l’unité GAC sur silicium afin de réaliser un NoC auto-testable

    • Une étape très importante pour le transfert industriel

    • BIST (Built-In Self-Test) du réseau asynchrone

Xuan-Tu Tran : Soutenance de thèse


M thode de test et conception en vue du test pour les r seaux sur puce asynchrones

Merci de votre attention !

Xuan-Tu Tran : Soutenance de thèse


Back up slides

Back up… slides

Back up !!!

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Format d une configuration de test tcf

Format d’une configuration de test (TCF)

Cellules OTC – ITC (Res)

Cellules OTC – ITC (Nord)

Ouest – Sud – Est

24

0

EoF

ID [2:0]

EMS

MCS

EME

MCE

EMS

MCS

EME

MCE

M

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Stockage de donn es dans le wrapper

Stockage de données dans le wrapper

noc-out

noc-out

noc-out

MODE

MODE

MODE

1

0

1

0

1

0

MUX

MUX

MUX

cell-in

cell-in

cell-in

1

1

1

cell-out

cell-out

cell-out

S2

S2

S2

0

0

0

LOCAL

LOCAL

LOCAL

S1

S1

S1

canal contient

une donnée

canal contient

un code vide

noc-in

noc-in

noc-in

  • Stockage de données entre des cellules de test

    • Une donnée peut être stockée entre deux cellules

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Co simulation

Co-simulation

Contrôleur Principal (CP)

Cfg-out

Cfg-in

sc-fifo links

sc-fifo links

Générateur de Vecteurs de Test (GVT)

Analyseur de Réponses (AR)

QDI links

QDI links

Routeur +

Wrapper de test

(VHDL ou

Netlist model)

Send

Send

Data

Data

Accept0/1

Accept0/1

QDI links

QDI links

Enveloppe SystemC

Interfaces:

SystemC  QDI

Interfaces:

SystemC  QDI

Ou modèle SystemC

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Circuit alpin

Circuit ALPIN

  • Intégration dans le circuit ALPIN

    (Asynchronous Low Power Innovative NoC)

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V rification du r seau sur silicium 2 21

Vérification du réseau sur silicium (2/2)

Nord

Nord

Res

Res

Est

Ouest

R1

R2

P2

P1

WCM

WCM

TW1

TW2

Sud

Sud

  • Influence des paquets successifs

TW2 n’est pas configuré jusqu’au moment

où les paquets sont prêts à l’entrée Ouest de TW2

TW1 en mode normal

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