§5.6
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§5.6. 几种常用的时序逻辑电路. 5.6 几种常见的 时序逻辑电路. §5.6.1 计数器( Counter ). 计数器是数字设备的基本逻辑部件,其主要功能是 记录输入脉冲的个数 。计数器所能记忆的最大脉冲个数称作该计数器的 “模” 。 计数器可以应用在:计算机的时序发生器、时间分配器、分频器、程序计数器、指令计数器等场所;另外,数字化仪表的压力、时间、温度等物理量的 A/D 、 D/A 转换也都要通过脉冲计数来实现。 计数器可进行如下分类:. 《 数字电子技术 》. 5.6 几种常见的 时序逻辑电路.

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§5.6

几种常用的时序逻辑电路

5.6 几种常见的时序逻辑电路

§5.6.1 计数器(Counter)

计数器是数字设备的基本逻辑部件,其主要功能是记录输入脉冲的个数。计数器所能记忆的最大脉冲个数称作该计数器的“模”。

计数器可以应用在:计算机的时序发生器、时间分配器、分频器、程序计数器、指令计数器等场所;另外,数字化仪表的压力、时间、温度等物理量的A/D、D/A转换也都要通过脉冲计数来实现。

计数器可进行如下分类:

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5.6 几种常见的时序逻辑电路

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5.6 几种常见的时序逻辑电路

一、异步计数器

1、异步二进制加法计数器

(1)原理说明

按照二进制加法计数器规则:若低位是0,则再记入1时低位应变1;若低位已经是1,则再记入1时低位应变0,同时向高位产生进位信号,使高位翻转一次。

用T’触发器构成异步二进制加法计数器应最简单。

为什么?

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5.6 几种常见的时序逻辑电路

以下降沿触发的3位异步二进制加法计数器为例,其逻辑图如图5.6.1所示。

图5.6.1 3位异步二进制计数器电路图

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5.6 几种常见的时序逻辑电路

图5.6.2 3位异步二进制计数器时序图

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触发器输出端新状态的建立要比CP下降沿滞后一个传输延迟时间 ,则总的延迟时间可达

(其中N为触发器的数目)。

5.6 几种常见的时序逻辑电路

此例中,因为使用的是下降沿动作的T’触发器组成的计数器,所以需将低位触发器的Q端接至高位触发器的时钟输入端即可。(为什么?)

因为当低位由1变0时,需向高端进位,Q端的下降沿正好可以作为高位的时钟信号(如图5.6.2分析所示)。

优点:

电路非常简单,几乎不用附加任何门电路。

缺点:

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解答:将每一级触发器的进位脉冲改为由 端输出。

图5.6.3 上升沿动作的4位异步二进制加法计数器电路图

5.6 几种常见的时序逻辑电路

思考:如何用上升沿触发的T’触发器组成异步二进制加法计数器?

【例5.6.1】试用D-FF构成上升沿触发的4位二进制异步加法计数器。

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图5.6.4a 下降沿动作的4位异步二进制加法计数器电路图

5.6 几种常见的时序逻辑电路

【例5.6.2】试用JK-FF构成下降沿触发的4位二进制异步加法计数器。

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cp0

Q0

Q1

Q2

Q3

从以上例子可以看出,若 的频率为 ,则 的频率可分别为 、 、 、 ,这说明计数器具有分频作用,也叫做分频器(Frequency Divider)。

5.6 几种常见的时序逻辑电路

图5.6.4b 下降沿动作的4位异步二进制加法计数器时序图

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相对于 的频率而言,各级输出依次称为二分频、四分频、八分频、十六分频。

计数器中能计到的最大数称为计数长度或计数容量, n位二进制计数器的计数容量为 ,而称计数器的状态总数 为计数器的模(也称循环长度)。在逻辑符号中以“CTRDIVm”标注模的值。

5.6 几种常见的时序逻辑电路

思考:计数器与分频器有何联系与区别?

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5.6 几种常见的时序逻辑电路

2、异步二进制减法计数器

(1)原理说明

二进制减法计数器规则:若低位是1,则再输入一个减法计数脉冲后应翻成0;若低位已经是0,则再输入一个减法计数脉冲后应翻成1,同时向高位发出错位信号,使高位翻转。

若将T’触发器之间按二进制减法计数规则连接,就得到二进制减法计数器。

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5.6 几种常见的时序逻辑电路

【例5.6.3】下降沿动作的3位二进制减法计数器原理图如图5.6.5所示:

图5.6.5 下降沿动作的3位异步二进制减法计数器电路图

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5.6 几种常见的时序逻辑电路

图5.6.6 下降沿动作的3位异步二进制减法计数器时序图

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思考:如何用 触发器构成上升沿动作的异步二进制减法计数器?

解答:只需将 触发器的Q端引出作相邻高位的时钟脉冲即可。

小结:用 触发器构成不同有效沿的异步二进制加/减法计数器的规则是:

5.6 几种常见的时序逻辑电路

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5.6 几种常见的时序逻辑电路

3、异步十进制计数器

典型的异步十进制加法计数器电路图如图5.6.7所示:

若加入若干级非门延迟

图5.6.7 异步十进制加法计数器电路图

竞争-冒险

图5.6.8a 异步十进制加法计数器状态转换图

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5.6 几种常见的时序逻辑电路

异步计数器——

优点:结构简单,用T’触发器构成二进制计数器可不附加任何其它电路;

缺点:进(错)位信号逐级传递,计数器速度受到限制,频率不能太高;在电路状态译码时也存在竞争-冒险现象。

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5.6 几种常见的时序逻辑电路

二、同步计数器

优点:时钟CP同时触发计数器中的全部触发器,所以工作速度快,工作效率高;

缺点:电路结构相对复杂。

1、同步二进制加法计数器

用T及T’触发器均可构成同步计数器,但T-FF更为方便。(为什么?)

一般用JK-FF作T-FF。

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5.6 几种常见的时序逻辑电路

下面结合4位同步二进制加法计数器分析其原理:

图5.6.9 4位同步二进制加法计数器电路图

74161基本电路图

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5.6 几种常见的时序逻辑电路

表5-6-1 4位同步二进制加法计数器电路的状态转换表

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5.6 几种常见的时序逻辑电路

图5.6.10 4位同步二进制加法计数器状态转换图和时序图

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Q0

Q1

Q2

Q3

B

5.6 几种常见的时序逻辑电路

2、同步二进制减法计数器

图5.6.11 4位同步二进制减法计数器电路图

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5.6 几种常见的时序逻辑电路

3、同步二进制可逆计数器

74LS191基本电路图

图5.6.12 4位同步二进制可逆计数器电路图

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5.6 几种常见的时序逻辑电路

4、同步十进制计数器

以8421码同步十进制计数器为例进行分析:

(从设计的角度来分析——)

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5.6 几种常见的时序逻辑电路

74160基本电路图

图5.6.13 8421码同步十进制计数器电路逻辑图

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5.6 几种常见的时序逻辑电路

表5-6-2 8421码同步十进制计数器电路的状态转换表

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5.6 几种常见的时序逻辑电路

§5.6.2 集成计数器及其应用

下表比较了几种常用的集成计数器的主要功能:

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H

5.6 几种常见的时序逻辑电路

(一)集成计数器74161 的功能及应用

1、74161的惯用逻辑符号及功能表

异步清零

表5-6-3 74161的功能表

同步置数

图5.6.15 74161的惯用逻辑符号

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1

1

CP

5.6 几种常见的时序逻辑电路

并行进位

2、74161的应用举例:

【例1】试用74161构成模256同步加法计数器。

解:

图5.6.16 【例1】图解

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5.6 几种常见的时序逻辑电路

【例2】试用74161实现模10加法计数。

解:共有3种解法:

1、置数归0法:

图5.6.17 【例2】图解1-1

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5.6 几种常见的时序逻辑电路

图5.6.18 【例2】图解1-2

图5.6.19 【例2】图解1-3

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5.6 几种常见的时序逻辑电路

2、预置补数法:

3、反馈清零法:

见Fnd3.1验证

74161-1

图5.6.20 【例2】图解2

图5.6.21a 【例2】图解3

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5.6 几种常见的时序逻辑电路

图5.6.21b 【例2】图解3状态图

图5.6.21c 【例2】图解3主循环波形图

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5.6 几种常见的时序逻辑电路

(二)二-五-十进制异步计数器74290

1、惯用逻辑符号及功能表:

表5-6-4 74290的功能表

图5.6.22 74290的惯用逻辑符号

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5.6 几种常见的时序逻辑电路

2、74290应用举例:

【例1】试用74290实现以下几种形式的计数器:

1、实现模2计数 2、实现模5计数

图5.6.23 74290模2计数

图5.6.24 74290模5计数

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5.6 几种常见的时序逻辑电路

3、实现8421模10计数 4、实现5421模10计数

图5.6.25 74290-8421模10计数

图5.6.26 74290-5421模10计数

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5.6 几种常见的时序逻辑电路

5、实现任意进制计数

借助RO(1)和RO(2)的“异步清0”功能或S9(1)和S9(2)的“异步置9”功能,可实现任意进制计数。

例:试用74290实现模7计数。

图5.6.27 74290模7计数

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5.6 几种常见的时序逻辑电路

【例2】试用几片74290级联以扩大计数器的规模:

1、实现模46计数电路

串行进位

图5.6.28 74290级联实现模46计数

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(百位)

5.6 几种常见的时序逻辑电路

2、实现模1000计数电路

图5.6.29 74290模1000计数

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一、概念理解:

计数器的模:在计数脉冲的驱动下,计数器中循环的状态个数称为计数器的模。若用N表示,n位二进制计数器的模为 (其中n为触发器的个数)。

任意计数器是指 ,即非模 计数器,如七进制、十进制、六十进制等等。

二、构成N进制计数器的三种方法:

1、反馈阻塞法

2、串行反馈法

3、反馈归零或反馈置数法

5.6 几种常见的时序逻辑电路

§5.6.3 N进制计数器的构成方法

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5.6 几种常见的时序逻辑电路

三、用集成计数器芯片构成的N进制计数器

1、反馈归零法:

利用计数器的清零端的清零作用,截取计数过程中的某个中间状态控制清零端,使计数器由此状态返回到零并重新开始计数。

【例1】试用二进制计数器74163构成86进制的同步计数器。

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&

Q2

Q0

Q6

Q4

5.6 几种常见的时序逻辑电路

【例1】试用二进制计数器74163构成86进制的同步计数器。

解:

并行进位

图5.6.30 用74163构成的模86计数器电路图

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图5.6.31 用74163构成的0111~1111的计数器

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2、反馈置数法:

利用置数功能,截取某中间状态反馈到置数端。

【例2】试用二进制计数器74163构成一个计数状态为自然二进制码0111~1111的计数器。

解:

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5.6 几种常见的时序逻辑电路

【例3】试说明下图为几进制计数器。

图5.6.32 【例3】图

【例4】试分别用清零法和置数法将74160构成365进制的计数器。(97级军人学员考题)

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&

1

1

1

1

1

CP

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解一:清零法:

(3)

(1)

(2)

图5.6.33a 【例4】图解一

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&

1

1

CP

1

1

1

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解二:置数法:

(3)

(1)

(2)

图5.6.33b 【例4】图解二

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5.6 几种常见的时序逻辑电路

四、用EDA平台设计N进制计数器

//8-bit 可变模加法/减法计数器

module count8_UD(d,clk,clr,load,up_down,qd);

input[7:0] d;

input clk;

input clr;

Input load;

Input up_down;

output[7:0] qd;

reg[7:0] qd;

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5.6 几种常见的时序逻辑电路

四、用EDA平台设计N进制计数器

always @(posedge clk)

begin

if(!clr) qd=8‘h00;//同步清零,低电平有效

else if(load) qd=d;//同步置数,高电平有效

else if(up_down) qd=qd+1;//up_down=1时加计数

else qd=qd-1; //up_down=0时减计数

end

endmodule

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5.6 几种常见的时序逻辑电路

§5.6.4 寄存器和移位寄存器(Register and Shift-register)

一、寄存器

功能:存储二进制代码。

组成:由具有存储功能的触发器构成。另外,寄存器还应有执行数据接收和清除命令的控制电路,一般由门电路构成。

按接收数码的方式不同,寄存器有双拍工作方式和单拍工作方式两种。

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5.6 几种常见的时序逻辑电路

1、双拍工作方式

图5.6.34 寄存器双拍工作方式示意图

双拍工作方式的优点:电路简单;

缺点:每次接收数据必须给两个控制脉冲,限制了电路的工作速度。

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5.6 几种常见的时序逻辑电路

2、单拍工作方式的寄存器

图5.6.35 寄存器单拍工作方式示意图

双拍工作方式的优点:电路的工作速度较快;

缺点:电路较复杂。

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5.6 几种常见的时序逻辑电路

二、移位寄存器

移位寄存器除了具有存储代码的功能,还具有移位功能,即将存储在寄存器中的代码在CP作用下进行左移或右移。

应用范围:寄存代码、实现数据的串行-并行转换、数值运算以及数据处理等。

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如图分析可知:

总效果相当于每来一个CP移位寄存器中原有的代码依次右移了一位。例:若 ,而在4个CP内输入的代码依次为1011,试分析右移情况。

5.6 几种常见的时序逻辑电路

1、单向移位寄存器

(1)右移移位寄存器

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如图分析可知:

总效果相当于每来一个CP移位寄存器中原有的代码依次左移了一位。例:若 ,而在4个CP内输入的代码依次为0011,试分析左移情况。

5.6 几种常见的时序逻辑电路

(2)左移移位寄存器

图5.6.37 左移移位寄存器电路图

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5.6 几种常见的时序逻辑电路

思考:如何用JK-FF构成右移移位寄存器?

2、双向移位寄存器

在单向移位寄存器基础上,增加由门电路组成的控制电路,便可构成双向移位寄存器。

下面即重点介绍两种多功能寄存器74194、74195。

§5.6.5 多功能集成寄存器

(一)74194

1、74194的功能

74194是带“异步清零”功能CP上升沿触发的四位并行双向移位寄存器。

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5.6 几种常见的时序逻辑电路

74194惯用逻辑符号及功能表如下:

表5-5-5 74194工作方式控制表

图5.6.38 74194惯用逻辑符号

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5.6 几种常见的时序逻辑电路

表5-6-6 74194功能表

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5.6 几种常见的时序逻辑电路

2、74194的应用:

(1)74194实现左移、右移和并入置数的电路

图5.6.39 74194分别实现左移、右移和并入功能

【例1】试用两片74194构成8位移位寄存器。

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右串出

左串出

5.6 几种常见的时序逻辑电路

图5.6.40 【例1】图解

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S1

S0

5.6 几种常见的时序逻辑电路

【例2】试画出如图所示逻辑电路的输出波形(Q0~Q3),并分析该电路的功能。

图5.6.41 【例2】电路图

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5.6 几种常见的时序逻辑电路

图5.6.42 【例2】时序图

(2)74194构成移位寄存器型计数器:

在某些移位寄存器构成的电路中,可以用电路不同的状态表示输入时钟信号CP的数目,即可对CP进行计数,这样的电路叫做移位寄存器型计数器。

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5.6 几种常见的时序逻辑电路

移位寄存器型计数器的一般结构形式如图:

其中反馈电路函数形式可写成:

下面分析一下四位环形和扭环形计数器。

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5.6 几种常见的时序逻辑电路

1)环形计数器

图5.6.43 四位环形计数器电路图

思考:自启动设计?

若 ,则状态转换图如下:

图5.6.44 四位环形计数器状态转换图

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5.6 几种常见的时序逻辑电路

2)扭环形计数器

思考:自启动设计?

图5.6.45 四位扭环形计数器电路图

若 ,则状态转换图如下:

图5.6.46 四位扭环形计数器状态转换图

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5.6 几种常见的时序逻辑电路

环形计数器和扭环形计数器的共同点是:

1、电路结构极其简单;

2、均无法自启动;

3、状态利用率都比较低,有过多浪费,如下表所示:

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(1)74194用作环形计数器

图5.6.47 电路及等效图

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5.6 几种常见的时序逻辑电路

图5.6.48 状态转换图

图5.6.49 时序图

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0

1

5.6 几种常见的时序逻辑电路

(2)74194用作扭环形计数器(约翰逊计数器)

图5.6.50 电路图

图5.6.51 状态转换图

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5.6 几种常见的时序逻辑电路

用EDA平台设计4位Johnson计数器(异步复位)

module Johnson (clk, clr, out);

input clk, clr;

output[3:0] out;

reg[3:0] out;

always @ (posedge clk or posedge clr)

begin

if (clr) out<=4’h0; //4位16进制数0

else

begin out<=out<<1; //数据右移1位

out[0]<=~out[3];

end

end

endmodule

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见Fnd3.1验证

74194-nh

5.6 几种常见的时序逻辑电路

【例3】试用74194构成模12的扭环形计数器(令初态为000000)

图5.6.52 电路图

图5.6.53 状态转换图

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5.6 几种常见的时序逻辑电路

(二)串/并入-串/并出移位寄存器74195

1、逻辑符号及功能表

表5-6-7 74195功能表

图5.6.54 74195惯用逻辑符号

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5.6 几种常见的时序逻辑电路

【例1】两片74195连接如图所示,试分析其工作情况。

图5.6.55 【例1】电路图

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5.6 几种常见的时序逻辑电路

§5.6.6* 顺序脉冲发生器(节拍脉冲发生器)

(一)特点:

在一些数字系统中,有时要求系统的控制部分能给出一组在时间上有一定先后顺序的脉冲信号,再用这组脉冲形成所需要的各种控制信号。顺序脉冲发生器就可用来产生这样一组顺序(节拍)脉冲。

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5.6 几种常见的时序逻辑电路

(二)顺序脉冲发生器的构成方法:

( 1)当顺序脉冲数较少时,可以用移位寄存器构成。

例如,当环形计数器工作在每个状态只有一个1(或0)的循环状态时,它就是一个顺序脉冲发生器。

此方案的——

优点:电路结构比较简单,不必附加译码电路。

缺点:使用触发器的数目比较多,同时还必须采用能自启动的反馈逻辑电路。

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5.6 几种常见的时序逻辑电路

( 2)当顺序脉冲数较多时,可以用计数器和译码器组合成顺序脉冲发生器。

例:

图5.6.56 用计数器和译码器组成的顺序脉冲发生器电路图

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5.6 几种常见的时序逻辑电路

由于使用了异步计数器,在电路状态转换时三个触发器翻转时有先有后,因此当两个以上触发器状态同时改变时可能会发生竞争-冒险现象,而有可能在译码器的输出端出现尖峰脉冲。如波形图所示:

见Fnd3.1验证

Shunxu-1

图5.6.57 用计数器和译码器组成的顺序脉冲发生器波形图

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5.6 几种常见的时序逻辑电路

消除输出端尖峰脉冲的几种方法:

1)接入滤波电容

优点:简单易行;

缺点:增加输出电压波形的上升时间和下降时间,使波形变坏。

2)引入选通脉冲

选通脉冲的有效时间应与触发器的翻转时间错开。

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5.6 几种常见的时序逻辑电路

例:

见Fnd3.1验证

shunxu

图5.6.58 用中规模集成电路加选通脉冲构成的顺序脉冲发生器电路图及波形图

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5.6 几种常见的时序逻辑电路

优点:有效的消除了竞争-冒险尖峰现象;

缺点:对选通脉冲要求较高,正常的输出信号亦变成脉冲信号,且其宽度与选通脉冲宽度相同。

3)修改逻辑设计

在此,可将计数器改成扭环形计数器。如图所示:

译码设计?

图5.6.59 用扭环形计数器组成的顺序脉冲发生器

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5.6 几种常见的时序逻辑电路

§5.6.7* 序列信号发生器

(一)特点:

在数字信号的传输和数字系统的测试中,有时需要用到一组特定的串行数字信号。通常把这种串行数字信号叫做序列信号,产生序列信号的电路称为序列信号发生器。

(二)序列信号发生器的构成方法:

◆ 用计数器和数据选择器组成序列信号发生器。

◆ 用带反馈逻辑电路的移位寄存器组成序列信号发

生器。

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5.6 几种常见的时序逻辑电路

◆ 用计数器和数据选择器组成序列信号发生器。

例:

图5.6.60 用计数器和数据选择器组成的序列信号发生器

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5.6 几种常见的时序逻辑电路

◆ 用带反馈逻辑电路的移位寄存器组成序列信号发生器。

例:试用下图产生“00010111”8位序列信号。

图5.6.61 用带反馈逻辑电路的移位寄存器组成的序列信号发生器电路图

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