slide1
Download
Skip this Video
Download Presentation
Выпускная квалификационная работа

Loading in 2 Seconds...

play fullscreen
1 / 17

Выпускная квалификационная работа - PowerPoint PPT Presentation


  • 203 Views
  • Uploaded on

Исаев Михаил, ФРТК, 515 гр. Научный руководитель — Сахин Ю. Х. Выпускная квалификационная работа. Объединение двух процессорных ядер с архитектурой "Эльбрус" для создания двухъядерной системы-на-кристалле “Эльбрус- S 2”. Цели и особенности работы.

loader
I am the owner, or an agent authorized to act on behalf of the owner, of the copyrighted work described.
capcha
Download Presentation

PowerPoint Slideshow about ' Выпускная квалификационная работа' - avon


An Image/Link below is provided (as is) to download presentation

Download Policy: Content on the Website is provided to you AS IS for your information and personal use and may not be sold / licensed / shared on other websites without getting consent from its author.While downloading, if for some reason you are not able to download a presentation, the publisher may have deleted the file from their server.


- - - - - - - - - - - - - - - - - - - - - - - - - - E N D - - - - - - - - - - - - - - - - - - - - - - - - - -
Presentation Transcript
slide1
Исаев Михаил, ФРТК, 515 гр.

Научный руководитель — Сахин Ю. Х.

Выпускная квалификационная работа

Объединение двух процессорных ядер с архитектурой "Эльбрус" для создания двухъядерной системы-на-кристалле “Эльбрус-S2”.

slide2
Цели и особенности работы

Разработка межпроцессорного коммутатора для объединения двух ядер с архитектурой “Эльбрус” в составе микропроцессора“Эльбрус-S2” с максимальным использованием наработок из проекта “Эльбрус-S”

slide3
Предшествующие проекты

Устройства доступа к памяти –

Memory Access Unit (MAU)

Контроллер системного

обмена –

SystemInterface Controller (SIC)

Принципиальная схема процессора “Эльбрус-S”

Принципиальная схема системы на базе процессора “Эльбрус-S”

slide4
Требования к построению двухъ-ядерного процессора “Эльбрус-S2”

Неизменность архитектуры вычислительного комплекса

Неизменность процессорного ядра “Эльбрус-S”

Неизменность набора системной логики SIC

Минимальные изменения устройства доступа процессорного ядра к памяти MAU

slide5
Принципиальная схема процессора “Эльбрус-S2”
  • Контроллер межъядерных взаимодействий — Core Integration Controller (CIC):
    • Объединение ядер
    • Интерфейс с SIC

Принципиальная схема процессора “Эльбрус-S2”

mau sic
Анализ интерфейса MAU-SIC
  • Запросы в систему по чтению/записи
  • Короткие сообщения трёх типов: семафорные операции, короткие когерентные ответы, короткие сообщения «завершение операции чтения»
  • Snoop-запросы
  • Короткие когерентные ответы и ответы с данными
  • Данные из MAU в память
  • Запросы за данными из MAU в память (с признаком когерентных данных)
  • Данные в MAU из памяти и I/O
slide7
Функции межъядерного коммутатора

Маршрутизация и поддержка необходимого темпа выдачи запросов в систему

Обработка когерентных запросов с учётом двухъядерности процессора

Маршрутизация данных между ядрами

slide8
Общая схема коммутатора
  • Контроллер запросов MAU — MAU Request Controller (MRC)
  • Контроллер когерентных сообщений — Coh_Box
  • Межинтерфейсный коммутатор — Request Sender (RS)
slide9
Проблемы управления запросами MAU
  • Чередование запросов в систему от разных ядер
  • Несовпадение суммарного количества запросов по чтению/записи от обоих процессоров (64/32) с возможным количеством запросов в системе (32/16)
  • Невозможность проверки семафоров для разных ядер одного процессора
slide10
Общая схема контроллера запросов MAU
  • Арбитр — Arbiter (ARB)
  • Регистры чтения — load registers (LDR)
  • Регистры записи — store registers (STR)
  • Семафорные регистры — semaphore registers (SEM)поддержка семафоров архитектуры “Эльбрус” (аппаратного и двух программных)
slide11
Функции контроллера запросов MAU

Выборка одного запроса по чтению/записи или одной семафорной операции от двух ядер за такт (с круговым приоритетом)

выборка одного сообщения «завершение операции чтения» от двух ядер за такт(с круговым приоритетом)

Проверка адреса выбранного запроса на совпадение с 3 семафорами

Переименование номера регистра выбранного запроса в буфере LDR (32 регистра) или STR (16 регистров)– обеспечивает минимальные изменения MAU

Поддержание необходимого количества запросов в системе

slide12
Принципы реализации когерентности в системе

MEMORY

MEMORY

  • Рассылка snoop-запросов всем процессорам
  • Доставка сообщений только до нужных ядер
  • Сбор сообщений и формирование обобщённых ответов

CORE

0

SIC

CIC

SIC

CIC

SIC

SIC

CORE

0

CORE

CORE

CORE

1

CORE

1

CORE

0

SIC

CIC

SIC

SIC

CIC

SIC

CORE

0

CORE

CORE

CORE

1

CORE

1

MEMORY

MEMORY

slide13
Общая схема контроллера когерентных сообщений

4 fifo-буфера

Арбитр — Arbiter (ARB)

Буфер когерентных запросов — Coherent Request Bufer (CRB) 64 reg. (по принципу reservation station)

slide14
Функции контроллера когерентных сообщений
  • Приём до двух когерентных запросов за такт с разных направлений
  • Сбор до двух когерентных ответов за такт, по одному от каждого из ядра
  • Формирование одного обобщённого когерентного ответа за такт
slide16
Функции межинтерфейсного коммутатора

Переформатирование запросов к формату интерфейса MAU-SIC процессора «Эльбрус-S»

Маршрутизация запросов в home-чипсет и линки

Арбитраж коротких сообщений в зависимости от их назначения

slide17
Результаты
  • Разработано Verilog-описание межъядерного коммутатора, удовлетворяющее поставленным требованиям:

1) неизменности архитектуры системы, процессорных ядер,SIC

2) малым изменениям MAU

  • Проведено автономное тестирование
ad