Mémoire de configuration rémanente pour FPGA reprogrammable en temps réel

1. Mémoire de configuration rémanente pour FPGA reprogrammable en temps réel N. Bruchon L. Torres G. Sassatelli G. Cambon bruchon@lirmm.fr

2. Sommaire 1 - Contexte 2 - FPGA Non volatile, pourquoi? 3 - FPGA MRAM, ou en est-on? 4 – Technologies émergeantes 5 – Conclusion & perspectives

3. Actel Notre proposition 1T 5T FLASH Reprogrammable Non - volatile RSRAM Reconfiguration partielle masquée en temps réel Non - volatile Le contexte Xilinx Altera Latice 6T SRAM Reconfiguration partielle volatile

4. Sommaire 1 - Contexte 2 - FPGA Non volatile, pourquoi? 3 - FPGA MRAM, ou en est-on? 4 – Technologies émergeantes 5 – Conclusion & perspectives

5. FPGA Non volatile, pourquoi? • Non volatile • Sécurité • Fonctionnel à la mise sous tension • Diminution de la consommation • Reconfiguration partielle masquée en temps réel • Swap IP très rapide • Évolution des fonctions du FPGA sans altérer son fonctionnement • Fiabilité • Multi contextes

6. Sommaire 1 - Contexte 2 - FPGA Non volatile, pourquoi? 3 - FPGA MRAM, ou en est-on? 4 – Technologies émergeantes 5 – Conclusion & perspectives

7. Structure Black & Das Vdd Inv1 Inv2 Vmax Vmin Imin Imax read MTJ MTJ Vss=0

8. RSRAM Vdd Inv1 Inv2 Vmax Vmin Imin Imax read NVMD NVMD Vss=0

9. Travaux 2004 - 2005

10. Q Q Q Q Sense Rap (Rp) Rp (Rap) De la mémoire magnétique au FPGA magnétique Q Q VDD MP2 MP1 Q (to switch ) Q (to switch ) ‘ 0 ’ ( ‘ 1 ’ ) ‘ 1 ’ ( ‘ 0 ’ ) MN3 MN2 MN1 I1 Write line 1 Write line 2 I2 GND

11. LUT ‘read’ LUT output reconfiguration Travaux 2005 - 2006 • Validation CMOS

12. Process magnétique

13. INESC • Techno disponible en septembre 2006 • Circuit avec post process (fin 2006, début 2007) Mise en place du DRM (Accord CMP, INESC, LIRMM)

14. Sommaire 1 - Contexte 2 - FPGA Non volatile, pourquoi? 3 - FPGA MRAM, ou en est-on? 4 – Technologies émergentes 5 – Conclusion & perspectives

15. Mémoires à changement de phase • Écriture : profil de courant t1 Ta Ta : temperature de fusion Tx : glass transition temperature Pulse de cristallisation GeSbTe Tx Temperature t2 0ns 300ns Temps Echelle Phase amorphe Phase crystalline 0.2µm

16. Mémoires à changement de phase • RSRAM Vdd Vdd Q Qb Vdd2 Vdd Iset 100µA Ireset 450µA reading Mref Mi set reset Élément à changement de phase Write 300 ns

17. R Rmax ~ 1011W Rmin ~ 20 kW -0.1 0 0.1 V 0.2 Électrolyte solide • Écriture : différence de potentiel Électrolyte solide Ag/GeSe/W courbe R(V)

18. Électrolyte solide • RSRAM Registre à décalage Electrolite solide Vdd=1 V Vdd2 = 1.2xVdd Mpar Mref Qb Write Q read

19. Électrolyte solide CMOS 90nm Q Modèle ES Comportemental VERILOGA ddp ES Parasites lecture reconfiguration cachée Qb

20. Technologies émergeantes

21. Mj Multi contexte ??? • Reconfiguration pendant le fonctionnement • Multi contexte • Faible surcoût en surface Vdd Vdd Q Qb Vdd reading Mref Mi Phase change element

22. Sommaire 1 - Contexte 2- FPGA Non volatile, pourquoi? 3 - FPGA MRAM, ou en est-on? 4 – Technologies émergeantes 5 – Conclusion & perspectives

23. Conclusions • Propriétés du FPGA • Fonctionne des la mise sous tension • Peut être mis en veille • Reconfigurable dynamiquement • Reconfiguration complète en un cycle d’horloge • Reconfiguration partielle possible • Insensible aux SEU = ASIC

24. perspectives • Réalisation du circuit avec post process magnétique • Développement d’une architecture globale de FPGA magnétique • Intégration d’autres techno émergeantes (changement de phase) • Etude système de la reconfiguration dynamique

25. Liste des publications • Prix de la créativité des universités de Montpellier • Soumission en cours : journal of solid state circuits Euspen 2005, Montpellier FPL 2005, Tampere, Finlande ReCoSOC 2005 & 2006, Montpellier FPGA FPGA 2006, Monterey, Californie ISVLSI 2006, Karlsruhe